冠亚体育官网:2019全球AI芯片创新峰会成功举办
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电工电气网】讯

3月15日,上海,由智东西主办、AWE和极果联合主办的GTIC 2019全球AI芯片创新峰会成功举办!峰会现场延续上一届的火爆场景,全场从开幕到下午结束座无虚席,而且有不少热情观众坚持站着听完峰会全程。

AI语音助手和AI图像优化是离我们最近的AI应用,然而这只是AI能力比较初级的体现,未来,AI将会以目前难以想象的方式改变我们的生活。作为AI的重要推动力之一,不同类别的AI处理器正努力满足AI的需求,但依旧不能满足AI不断迭代的算法的需求。围绕AI芯片的创新因此也成为了热点。

Wave Computing着眼于成为第一家开发7纳米处理器并部署于其人工智能系统的AI新创公司。

20位海内外AI芯片业界大咖齐聚一堂,围绕AI芯片在架构创新、生态构建、场景落地等方面的技术前景和产业趋势“华山论剑”。

本周二,总部位于美国加利福尼亚州的Achronix为满足AI和机器学习的需求,推出了一款融合ASIC核心效率的全新类别FPGA。

据《EE Times》目前掌握到的消息,Wave Computing的7nm开发计划将采用博通(Broadcom Inc.)的ASIC芯片设计。Wave和Broadcom这两家公司将采用台积电的7nm工艺技术,共同开发Wave的下一代数据流处理器(Dataflow Processing Unit;DPU)。

本届峰会报名参会的观众覆盖了近4500家企业,到会观众极为专业,其中总监以上级别占比超过62%,现场实际到会人数超过1800位。

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新的7nm DPU将由Broadcom方面提供,但时间表未定。据Wave首席执行官Derek Meyer证实,这款7nm DPU将会“设计于我们自家的AI系统中。”他还补充说,“如果市场其他公司有此需求的话,也可以提供相同的芯片。”

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到底是什么在推动AI芯片的创新?

市场研究公司Tirias Research首席分析师Kevin Krewell表示,“Wave希望能够以此7nm设计在新创公司中脱颖而出。目前,大多数的新创公司都还不具备打造7nm组件的专业技术与能力。”他解释说,Wave在Broadcom的协助下,使这一切成为可能。他指出,Broadcom“由于收购了LSI Logic,确实拥有更先进的ASIC电路设计经验。”

Wave Computing高级副总裁兼CTO Chris Nicol

AI发展的三大要素是算力、算法和数据,而这一轮AI热潮的兴起一个关键的原因就是深度神经网络算法的流行。不过,由于AI还处于初级阶段,深度学习算法不仅种类多样,并且在不断迭代。另外,数据的类型也十分多样,包含了整型和浮点型,以及每种数据类型的不同精度,这对芯片的通用性提出了要求。

Wave目前的DPU世代是基于16nm工艺的设计。

会上,硅谷AI芯片当红炸子鸡Wave Computing高级副总裁兼CTO Chris Nicol发表了题为《革命性的AI深度学习计算加速架构和处理器——Dataflow和DPU》的演讲。

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“在设计新型AI加速器的同业中,我们将率先获得7nm实体IP——例如56Gbps和112Gbps SerDes,这可归功于Broadcom的协助。”Meyer指出,Broadcom带来了先进的设计平台、量产技术以及经验证可行的7nm IP,协助我们实现了这项7nm产品开发计划。

作为Wave的技术最高负责人,Chris不仅阐述了Wave在数据流处理器和软件可动态重构处理器这一创新架构方面的研发进展,而且还分享了关于AI芯片未来趋势的预判。

AI处理器的硬件挑战

Wave目前的DPU世代基于16nm工艺节点,主要由Wave自家设计人员以及承包商的协助共同完成。至于7nm DPU,Meyer表示,“在Broadcom和Wave之间,我们已经拟定好设计前端和后端所需的技术和资源了,同时相应地制定了合作计划。”

在大会前夕,智东西还与Chris进行了一次面对面的深入交流,从Wave在数据中心、边缘与终端的AI加速筹码,聊到Wave下一代7nm DPU的技术升级,Chris告诉智东西,Wave计划在明年推出7nm DPU。这也是Chris首次接受国内媒体的深度专访。

但是,芯片的通用也就意味着算力难以做到极致,并且,不同的数据类型和精度对处理器的性能的要求又不相同,想要同时满足算力和通用性的要求,半导体制程的提升是最为直接的方法。过去30年,摩尔定律带来了显著的计算能力的提升,半导体制程从微米跨越到了纳米级,如今的计算机处理速度也可以达到每秒千万亿次(1015 FLOPS) 。

目前,这项7nm合作计划已经展开并持续进行好几个月了。Broadcom将负责7nm芯片的实体部份。尽管7nm设计非常复杂,但Meyer表示,“我相信Broadcom将第一次就推出合适的芯片。”然而,Wave并未透露其7nm DPU何时上市,也未对7nm DPU架构多加说明。

Chris谈到,基于Wave研发的DPU,软件可动态重构处理器CGRA有潜力革新现有的深度学习格局,另外他认为,联合学习将是机器的未来。

2018年,10nm和7nm的芯片已经开始量产,但CMOS器件的横向尺寸接近几纳米,厚度只有几个原子层,想要继续靠工艺制程提升晶体管密度带来处理性能的显著提升,技术上难度越来越高,成本也让越来越多的芯片公司望而却步。

7nm DPU内部揭密

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除了半导体工艺,当运算能力达到一定程度,访问存储器的速度无法跟上运算部件消耗数据的速度,再增加运算部件也无法得到充分利用,这个冯诺依曼架构的瓶颈也阻碍了AI芯片算力的提升。

然而,Meyer解释说,新的芯片将“以数据流架构为基础”。它将会是第一款具有“64位 MIPS多线程CPU”的DPU。Wave于今年6月收购了MIPS。

AI训练将从数据中心走向边缘与终端

显然,不断迭代的算法、不同AI模型的数据类型需求、与日俱增的数据量,都推动承载AI算法的AI芯片不断创新。

Meyer还指出,Wave的7nm芯片将在内存中搭载新功能,但他并未透露究竟增加了哪些新功能。

Wave Computing成立于2010年,目前专注于通过基于数据流技术的系统加速从数据中心到边缘的AI深度学习计算,主要业务部门分别承担MIPS IP业务、硅芯片业务、系统业务和解决方案业务。这家公司在全球七个国家设有办事处,累计融资超过2亿美元。

FPGA如何与ASIC融合?

不过,Meyer表示,MIPS的多线程技术将在新一代DPU中发挥关键作用。透过Wave的数据流处理,“当我们为机器学习代理加载、卸除和重载数据时,硬件多线程架构将会十分有效率。”此外,MIPS的缓存一致性也会是Wave新DPU的另一项重要特性。他说,“因为我们的DPU是64-bit架构,所以只有在MIPS和DPU同时在64-bit地址空间中与相同内存通讯才有意义。”

就在去年6月,这家公司将ARM昔日的对手、老牌半导体IP公司MIPS收入麾下,并在不久之后宣布MIPS开源计划。

目前,CPU、GPU、FPGA、ASIC都被认为是广义上的AI芯片,从CPU到ASIC,芯片的通用性降低,但性能依次增强,其中,GPU凭借并行计算的优势成为了目前最成功的AI芯片。FPGA作为不少AI芯片公司ASIC芯片验证的首选,也在AI芯片市场占据一定的地位,但成本是其在大规模应用中面临的挑战。

针对Wave将在内存中增加的新功能,Krewell说,“Wave的现有芯片使用美光的混合内存立方体(Hybrid Memory Cube;HMC)。而且我认为Wave未来的芯片将会转向高带宽内存。”他并补充说:“HBM的未来发展蓝图更好。不断变化的内存架构将会对整体系统架构造成影响。”

无论是在演讲还是在与智东西的交谈中,Chris均强调到AI正从数据中心游向边缘:“神经网络正变得越来越大,新的竞争将是网络化之争。”

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Moor Insights & Strategy资深分析师Karl Freund对此表示赞同。他说:“针对内存部份,我猜想他们将将会放弃混合内存立方体,而改采用高带宽内存,因为这种方式更具有成本效益。”

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Achronix Semiconductor总裁兼首席执行官Robert Blake

Meyer在接受采访时宣称,新的7nm DPU可望提供较其现有芯片更高10倍的性能。

万物互联正成为可能,每一个设备都通过网络实现联通,大到数据中心系统,小到边缘和终端设备都在进行智能化升级。Chris提出数据中心的两个关键词,分别是“scale up”和“scale out”。

此时,如果有兼具ASIC的性能和FPGA灵活性的AI处理器,应该是一个非常有竞争力的产品,但需要解决多个挑战。Achronix Semiconductor总裁兼首席执行官Robert Blake接受雷锋网在内的媒体采访时表示:“最新发布的Achronix Speedster7t是灵活的FPGA技术与ASIC核心效率的融合,提供了一个全新的‘FPGA+’芯片品类,这代表了我们建立在四个架构代系的硬件和软件开发基础上的创新和积淀,以及与客户之间的密切合作。”

他说,“不要忘记,我们之前就已经将DPU架构中的频率与芯片分开来了。”他指出,在主机间来回移动将会造成瓶颈,而在DPU中,嵌入式微控制器可以加载指令,减少传统加速器浪费的功率和延迟。“我们可以有效发挥7nm芯片上的晶体管能力,以提高性能。”

Scale up是指将大量芯片集成在一个机架中,scale out指的是在数据中心将大量的机架网络化。在训练一个大型神经网络时,通过将scale up和scale out结合,即可以构建一套大型的数据流超算。

Robert还指出,这款新产品他们在三年前就开始规划,在规划的过程中工程团队完全重新构建了整个FPGA架构,要平衡片上处理、互连和外部输入输出接口,以实现数据密集型应用吞吐量的最大化,适合高带宽需求的应用,比如边缘和基于服务器的AI / ML、网络处理和存储。

不过,Krewell对此持保留看法。他说:“至于Wave是否可在性能方面实现10倍的进展,这毕竟是一个漫长的旅程,必须取决于如何测量机器学习的性能……以及Derek 是在谈训练还是推论。”他还补充说,“推论方面发生了许多变化,也以较低精度的算法进行部署。训练的性能主要取决于内存架构。”不过,他也坦承,“我其实并不知道Wave所盘算的细节。”

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架构改进让FPGA更适合AI计算

目前,全球领先的半导体公司,分别专攻芯片、系统、IP和解决方案这些服务中的一个或几个,比如谷歌、华为暂不对外销售自己的芯片,微软、亚马逊、Graphcore等都不做IP。Chris表示,Wave是迄今为止全球仅有的同时提供从数据中心到边缘的系统、芯片、IP、解决方案服务的公司。

要让FPGA具备ASIC级别的性能,首先需要提升算力。正如前面所说,先进半导体工艺对处理器性能的提升非常关键,因此Speedster7t采用的是台积电7nm FinFET工艺。我们知道7nm工艺的流片成本非常高昂,着是否意味着这款7nm的FPGA+只面向云端市场?Robert对雷锋网表示,在高端应用市场,无论是AI的训练还是推理,对性能和延迟要求都很高,需要7nm工艺。当然,除了云端,针对边缘市场我们会有更小且成本更低的产品,满足不用应用和不同市场的续期。

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半导体工艺明确后,想让FPGA适合深度学习的算法,还需要架构的改进。Robert表示,传统的基于DSP的FPGA计算单元的设计DSP、LUTs、存储单元是分立的,布线也限制了其性能,不仅不能高效地支持AI模型的不同数值精度,还要消耗额外逻辑的存储资源。

创新架构CGRA:比GPU更灵活,比FPGA低门槛

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